Методика разработки RTL асинхронного блока FIFO

• Published in: Interactive science
• Main Authors: Соколов Павел Евгеньевич, Sokolov Pavel Evgenyevich, Бутов Александр Стефанович, Butov Aleksandr Stefanovich, Пеплов Илья Сергеевич, Peplov Ilya Sergeevich
• Format: Article in Journal/Newspaper
• Language: Russian
• Published: TSNS "Interaktiv plus" 2016
• Subjects: обобщение; асинхронные FIFO; модифицированные счетчики; код Грея; сравнение указателей; asynchronous FIFO; Gray count modification; synthesis; pointers comparison; The Pointers
• Online Access: https://interactive-science.media/article/81019/discussion_platform; https://doi.org/10.21661/r-81019

в данной статье представлено несколько новых проектов асинхронных буферов FIFO. В то время как многие из существующих буферов FIFO имеют высокую пропускную способность при высокой латентности наша цель заключается в достижении низкой латентности сохраняя хорошую пропускную способность. Архитектуры в данной статье основаны на круговых массивах памяти ячейки которых подключены к общим шинам данных. Данные не перемещаются в памяти после их включения в очередь. Чтение и запись из каждой ячейки контролируется двумя охватывающими весь массив памяти по кругу указателями: один указатель позволяет включать данные в очередь а другой – извлекать из неё. С того момента когда были найдены проблемы в природе кода Грея обе архитектуры представленные в этой статье используют модифицированные счетчики кодов Грея для сравнения указателей и адресации массива памяти. В первой архитектуре представленного буфера FIFO массив памяти адресуется двоичным кодом в то время как указатели конвертируются в код Грея и сравниваются синхронно. Во второй архитектуре FIFO массив памяти адресуется кодами Грея но сравнение указателей происходит асинхронно. Эти изменения дают преимущество над первой архитектурой в снижении латентности и потребляемой мощности. this paper presents several new asynchronous FIFO designs. While most existing FIFO’s have higher throughput for higher latency our goal is to achieve very low latency while maintaining good throughput. The designs are implemented as circular arrays of cells connected to common data buses. Data items are not moved around the array once they are enqueued. Each cell’s input and output behavior is dictated by the flow of two tokens around the ring: one that allows enqueuing data and one that allows dequeuing data. Since the problems were found in gray code's nature both FIFO architectures represented in this paper use a modified gray code counters to pointers comparison and addressing the memory array. In the first architecture of FIFO buffer memory array is addressed by binary code while the pointers are converted to gray codes and compared synchronously. In the second architecture of FIFO buffer memory array is addressed by gray code but the gray code pointers comparison proceeds asynchronously. These changes give the advantage over the first architecture to reduce latency and power consumption.