Security of several AES Implementations against Delay Faults

• Main Authors: Faurax, Olivier, Francq, Julien
• Other Authors: Département Systèmes et Architectures Sécurisés (SAS-ENSMSE), École des Mines de Saint-Étienne (Mines Saint-Étienne MSE), Institut Mines-Télécom Paris (IMT)-Institut Mines-Télécom Paris (IMT)-CMP-GC
• Format: Conference Object
• Language: English
• Published: HAL CCSD 2007
• Subjects: [SPI.NANO]Engineering Sciences [physics]/Micro and nanotechnologies/Microelectronics; Reykjavík; Norway
• Online Access: https://hal-emse.ccsd.cnrs.fr/emse-00494274

International audience parmi les attaques en faute, la DFA (Differential Fault Analysis) est celle qui est la plus étudiée, mais certains modèles de faute utilisés sont considérés comme irréalistes (ex : l'inversion d'un seul bit par injection de faute). Des glitches sur l'alimentation, si ils induisent des délais sur l'ensemble du circuit, peuvent réaliser ce modèle de faute, ceci dépendant du circuit attaqué et de la précision du contrôle de la durée du glitch. Dans cet article, la sensibilité de quelques implémentations matérielles d'AES vis-à-vis des attaques en délai est analysé. Il est montré que certaines attaques DFA théoriques peuvent être pratiquement montées sur les implémentations les plus sensibles les concepteurs de circuits sécurisés doivent donc choisir parmi toutes les implémentations possibles celle qui correspond au meilleur rapport sécurité / performance