Energy Efficient Self-Adaptive Dual Mode Logic Address Decoder ... : وحدة فك ترميز العناوين المنطقية ذات الوضع المزدوج الموفرة للطاقة ذاتية التكيف ...

• Main Authors: Kevin Vicuña, Cristhopher Mosquera, Ariana Musello, Sara Benedictis, Mateo Rendón, Esteban Garzón, Luis Miguel Prócel, Lionel Trojman, Ramiro Taco
• Format: Text
• Language: English
• Published: OpenAlex 2021
• Subjects: Memristive Devices for Neuromorphic Computing; Electrical and Electronic Engineering; FOS Electrical engineering, electronic engineering, information engineering; Engineering; Physical Sciences; Low-Power VLSI Circuit Design and Optimization; Parallel Computing and Performance Optimization; Hardware and Architecture; Computer Science; Performance Optimization; Computer science; Energy consumption; Logic synthesis; Logic family; Mode computer interface; CMOS; Electronic engineering; Dynamic logic digital electronics; Energy signal processing; Logic level; Logic gate; Logic optimization; Efficient energy use; Pass transistor logic; Transistor; Voltage; Algorithm; Electrical engineering; Statistics; FOS Mathematics; Mathematics; Operating system; DML
• Online Access: https://dx.doi.org/10.60692/8sqwn-0kq60; https://gresis.osc.int//doi/10.60692/8sqwn-0kq60

This paper presents a 1024-bit self-adaptive memory address decoder based on Dual Mode Logic (DML) design style to allow working in two modes of operation (i.e., dynamic for high-performance and static for energy-saving). The main novelty of this work relies on the design of a controlling mechanism that mixes both of these modes of operation to simultaneously benefit from their inherent advantages. When performance is the primary target, the mixed operating mode is enabled, and the self-adjustment mechanism identifies at run time the logic gates that have to work in the energy-efficient mode (i.e., static mode), while those belonging to the critical path operate in the faster dynamic mode. Moreover, our address decoder can run in the fully static mode for the lowest energy consumption when speed is not a primary concern. A 65 nm CMOS technology was exploited to simulate and compare our solution with other logically equivalent dynamic and static designs. Operated in the mixed mode, the proposed circuit ... : تقدم هذه الورقة وحدة فك ترميز عنوان الذاكرة ذاتية التكيف 1024 بت بناءً على نمط تصميم منطق الوضع المزدوج (DML) للسماح بالعمل في وضعين من التشغيل (أي ديناميكي للأداء العالي وثابت لتوفير الطاقة). تعتمد الحداثة الرئيسية لهذا العمل على تصميم آلية تحكم تمزج كلا وضعي التشغيل هذين للاستفادة في وقت واحد من مزاياهما الكامنة. عندما يكون الأداء هو الهدف الأساسي، يتم تمكين وضع التشغيل المختلط، وتحدد آلية الضبط الذاتي في وقت التشغيل البوابات المنطقية التي يجب أن تعمل في الوضع الموفر للطاقة (أي الوضع الثابت)، بينما تعمل البوابات التي تنتمي إلى المسار الحرج في الوضع الديناميكي الأسرع. علاوة على ذلك، يمكن تشغيل وحدة فك ترميز العناوين الخاصة بنا في الوضع الثابت بالكامل للحصول على أقل استهلاك للطاقة عندما لا تكون السرعة مصدر قلق رئيسي. تم استغلال تقنية CMOS بطول 65 نانومتر لمحاكاة ومقارنة حلنا مع التصاميم الديناميكية والثابتة الأخرى المكافئة منطقيًا. تعمل الدائرة المقترحة في الوضع المختلط، وتظهر انخفاضًا طفيفًا في السرعة (8.7 ٪) مقارنة بالتصميم القائم على المنطق الديناميكي بينما تقدم انخفاضًا كبيرًا في استهلاك الطاقة (28 ٪). ...